Modellbasierte HDL-Codegenerierung

Die Beschreibung von Hardware hat sich in den letzten dreißig Jahren stark gewandelt. Im Jahr 1975 wurden digitale Schaltungen mit Hilfe von Transistor-Transistor-Logik (TTL)-Bausteinen realisiert. Mit der Verbreitung von PLDs erhielten verschiedene Beschreibungssprachen Einzug in das Umfeld der Hardwareentwicklung, wie beispielsweise PALASM oder CUPL. Zwei Jahre vor der Einführung des ersten Field Programmable Gate Array (FPGA), wurde im Jahr 1983 parallel mit der Entwicklung der heute weit verbreiteten Hardwarebeschreibungssprachen VHDL und Verilog-HDL begonnen. Der sich mit der Zeit entwickelnde Funktionsumfang beider Beschreibungssprachen, ermöglicht heute ein komfortables beschreiben von digitalen Schaltungen. In dem vorliegenden Buch wird ein neuer Ansatz der Beschreibung von digitalen Schaltungen evaluiert. Das Ergebnis dieses Vorgehens ist ebenfalls HDL-Code in VHDL oder Verilog-HDL. Dieser wird jedoch automatisch, aus zuvor grafisch modellierten Verhaltensmodellen mittels Stateflow, generiert. Hierzu wird der gesamte Entwicklungsprozess, ausgehend vom Verhaltensmodell, über die Verifikation zur Codegenerierung durchlaufen.